ESD的原理和測試

靜電放電(ESD: Electrostatic Discharge)，應該是造成所有電子元器（qì）件或（huò）集成電路係統造成過度（dù）電應（yīng）力(EOS: Electrical Over Stress)破壞的主（zhǔ）要元凶。因為靜電通（tōng）常瞬間電壓非常高(>幾千伏)，所以這種損傷是毀滅性和永（）久性的，會造（zào）成電（diàn）路直接燒毀。所以預防靜電損傷是所有IC設計和製造的頭號難題。

靜（jìng）電，通常（cháng）都是人為產生的，如生產、組裝、測試、存放、搬運等過程中都有可能使得靜（jìng）電累積在人體、儀器或設備（bèi）中，甚至元器件本身也會累積（jī）靜（jìng）電，當人們（men）在不知情的情況下使這些帶電的物體接觸就會形（xíng）成放電路徑，瞬間使得電子元件（jiàn）或係統遭到靜電放（fàng）電的損壞(這就是為什麽以前修（xiū）電腦都必須（xū）要配戴靜（jìng）電環托在工（gōng）作桌（zhuō）上（shàng），防止人體的靜電損（sǔn）傷芯片（piàn）)，如同雲層中儲存的電荷瞬間（jiān）擊穿雲層產生劇烈的閃（shǎn）電，會把大地劈開一樣，而且（qiě）通常都是在雨天來臨之（zhī）際，因為空氣濕度大易形成導（dǎo）電通到（dào）。

那麽，如何（hé）防止（zhǐ）靜電放電損傷呢？首先當（dāng）然改變壞境從源頭減（jiǎn）少靜電(比如減少摩擦、少穿羊（yáng）毛類（lèi）毛衣、控製空（kōng）氣溫濕度等)，當然這不是我們今天討（tǎo）論的重點。我們今（jīn）天要討論的（de）是如何在電路裏麵設計保護電路，當外界有（yǒu）靜電的時候我們的電子（zǐ）元器件或係統能夠自我保（bǎo）護避免被靜（jìng）電損壞(其實就是（shì）安裝一個避雷（léi）針)。這也是很（hěn）多（duō）IC設計和製造業者的頭號難題，很多公司有專門設計ESD的團隊，今（jīn）天我就和大家從最基本的理論講（jiǎng）起逐步（bù）講解ESD保護的原理及注意點， 你會發現前麵講的PN結/二（èr）極管、三極管、MOS管、全都用上了（le）……

以前的專（zhuān）題講解PN結二極管理論的時候（hòu），就講過二極管有一個（gè）特性：正向（xiàng）導通反向截止（zhǐ）(不記得（dé）就去翻前麵（miàn）的課程)，而且（qiě）反偏電壓繼續增加會發生雪崩擊穿(Avalanche Breakdown)而導（dǎo）通，我們稱之為鉗位二極管(Clamp)。這正是我們（men）設計靜電保護所需要的理論基礎，我們就是利（lì）用這個反向截（jié）止特性讓這個旁路在正常工作時（shí）處於斷開（kāi）狀態，而外界有靜電的時候這個旁路二（èr）極管發生雪崩擊穿而形成旁路通（tōng）路保護了內部電路（lù）或者柵極(是不是類似家裏水槽有個溢水口，防（fáng）止水龍頭忘關了導致整個衛生間水災)。那麽問題來了，這個擊穿了這個保護電路是不是就徹（）底死了？難道是一次性的？答案當然不是。PN結的擊穿分兩（liǎng）種，分別是電擊穿和（hé）熱擊穿，電擊穿指的是雪崩擊穿(低濃度（dù）)和齊納擊（jī）穿(高濃（nóng）度（dù）)，而這個電擊（jī）穿主（zhǔ）要是載流（liú）子碰（pèng）撞（zhuàng）電離產生新（xīn）的電子-空穴對(electron-hole)，所以它是可恢複的。但是熱擊穿是不可恢複的（de），因為（wéi）熱量聚集導致矽(Si)被（bèi）熔融燒毀了。所以我們需要控製在導通的瞬間控製電流，一般（bān）會在（zài）保護（hù）二極管再串聯一個高電阻，另外，大家是不是可以舉一反三（sān）理解（jiě）為什麽ESD的區域是不能form Silicide的？還有給大家（jiā）一個理論，ESD通常都是在芯片輸（shū）入端的Pad旁邊，不能在芯片裏麵，因為我們（men）總是希望外（wài）界的靜電需要（yào）第一時間泄放掉吧， 放在裏麵會有延遲的(關注我前（qián）麵解剖的那（nà）個芯片PAD旁邊都（dōu）有二極管。甚至有放兩級ESD的，達到雙重（chóng）保護的目的。 

在講ESD的原理和Process之（zhī）前，我們先講（jiǎng）下ESD的標準以及測試方法，根據靜電的產生方式（shì）以及對（duì）電路的損傷模式不同通常分為四種測試方式： 人（rén）體放電模式(HBM: Human-Body Model)、機器放電模式(Machine Model)、元件充電模式(CDM: Charge-Device Model)、電場感應模式(FIM: Field-Induced Model)，但是業界通常使用前兩（liǎng）種模式來測試(HBM, MM)。

當然就是人（rén）體摩擦產生了電荷突然碰到（dào）芯片釋（shì）放的電荷導致（zhì）芯片燒（shāo）毀（huǐ）擊穿，秋（qiū）天和別人觸碰經常觸電就是這個原因。業界對HBM的ESD標準也（yě）有跡可循（xún）(MIL- STD-883C method 3015.7，等效人體（tǐ）電容為100pF，等效人體電阻為1.5Kohm)，或（huò）者國際電子工業標準(EIA/JESD22-A114-A)也有規定（dìng），看（kàn）你要（yào）follow哪一份了。如果是MIL-STD-883C method 3015.7，它規定小於<2kV的（de）則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。 

ESD的測試（shì）方法類（lèi）似FAB裏麵的GOI測試，指（）定pin之後先給他一個ESD電壓，持續一段時間後，然後再回來測試電性看看是否損壞（huài），沒問題再去加一個step的ESD電壓（yā）再持續一段時間，再測電性，如此反複直至擊穿，此時的擊穿電壓為ESD擊穿的臨界電壓(ESD failure threshold Voltage)。通常我們都是給電路打三次（cì）電（diàn）壓(3 zaps)，為（wéi）了降低（dī）測試周期，通常起始（shǐ）電壓用標準電壓的70% ESD threshold，每個step可以根據需（xū）要自己調整50V或者100V。

 (1)Stress number = 3 Zaps. (5 Zaps, the worst case)

(2)Stress step   

ΔVESD = 50V(100V) for VZAP <=1000V

ΔVESD = 100V(250V, 500V) for VZAP > 1000V

(3)Starting VZAP = 70% of averaged ESD failure threshold (VESD)

另外，因為每（měi）個chip的pin腳很多（duō），你是（shì）一個個（gè）pin測（cè）試還是組合pin測試，所以會分為幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸出端)、Analog-pin。

 1. I/O pins

就是分別對input-pin和（hé）output-pin做ESD測（cè）試，而且電荷（hé）有正負之分，所以（yǐ）有四種組合（hé）：input+正電荷、input+負電荷、output+正電荷、output+負電荷。測試（shì）input時候，則output和其他pin全部浮接(floating)，反（fǎn）之亦然。 

 2.pin-to-pin測（cè）試

靜電放電發生在pin-to-pin之間形成回路，但是如（rú）果要每每兩個腳測試（shì）組合（hé）太（tài）多，因（yīn）為任何的I/O給（gěi）電壓（yā）之（zhī）後如果要對整個電路產生影響一定（dìng）是先經過VDD/Vss才能（néng）對整個電路供電，所以改良版則（zé）用（yòng）某一I/O-pin加正或負的ESD電壓，其他（tā）所有I/O一（yī）起接（jiē）地，但是輸（shū）入和（hé）輸出同時浮接(Floating)。 

 3.Vdd-Vss之間靜電放電

靜電放電發生在pin-to-pin之間形（xíng）成回路，但是（shì）如果要每（měi）每兩個腳測試組合太（tài）多，因為任何的I/O給電壓之後如果要對（duì）整個電路產生影響一定是先經過VDD/Vss才能對整（zhěng）個電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一起接地，但（dàn）是輸入和輸出同（tóng）時浮（fú）接(Floating)。 

 4.Analog-pin放電測試（shì）

因為模擬（nǐ）電路很多差分比對(Differential Pair)或者（zhě）運算放大器(OP AMP)都是有兩個輸入端的（de），防止一個（gè）損壞導致差分比對或運算失效，所以需要單獨做ESD測試，當然就是隻針對這兩個pin，其他pin全部浮接(floating)。 

好了，ESD的原（yuán）理和測試部分就講到這裏了，下麵接著講Process和設計上的factor隨著摩爾定律的進（jìn）一步縮小，器件尺寸（cùn）越來越小，結深越來越淺，GOX越來越薄，所以靜電擊穿越來越容易（yì），而（ér）且在Advance製程裏麵（miàn），Silicide引入也會（huì）讓靜電擊穿（chuān）變得（dé）更加尖銳，所（suǒ）以幾乎所有的芯片設（shè）計都要克服靜電擊（jī）穿問題。

靜電放電（diàn）保護可以從FAB端的Process解決，也可以從IC設計端（duān）的Layout來設計，所（suǒ）以你（nǐ）會看到Prcess有一個ESD的option layer，或者Design rule裏麵有（yǒu）ESD的設計規則可供客戶選擇等等。當（dāng）然有些客戶（hù）也會自（zì）己根據SPICE model的電性通過layout來設計ESD。

1、製程上的ESD

要（yào）麽改變PN結（jié），要麽改變PN結的負載電阻，而改變PN結隻能靠ESD_IMP了，而（ér）改變與PN結的負載電阻，就是用non-silicide或者串聯（lián）電阻的方法了（le）。

1）Source/Drain的ESD implant

因為我們（men）的LDD結構在gate poly兩邊很容易（yì）形成兩個淺結，而這個淺結的尖角電場比較集中，而且因為是淺結，所以（yǐ）它與Gate比較近，所以受Gate的末端電場影響比（bǐ）較大，所以這樣的（de）LDD尖角在耐ESD放電的能力是比較差的(<1kV)，所以如（rú）果這樣的Device用在I/O端口，很容造成ESD損傷。所（suǒ）以根據這個理論，我們需要一個單獨的器件沒有（yǒu）LDD，但是需要另外一道ESD implant，打（dǎ）一個比較深的（de）N+_S/D，這樣就可以讓那個尖角變圓而且離表麵很遠，所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的 話這個額外的MOS的Gate就必須很長防止穿通(punchthrough)，而且（qiě）因為器件不一樣了，所以需要單獨提取器件的SPICE Model。

2）接觸孔(contact)的ESD implant

在LDD器件的N+漏（lòu）極的孔下麵打一個P+的硼，而且深度要超過（guò）N+漏極(drain)的深度，這樣就可以（yǐ）讓原來Drain的擊穿電壓降低(8V-->6V)，所以可以（yǐ）在LDD尖角發生擊穿之前（qián）先從Drain擊穿導（dǎo）走從而保護Drain和Gate的擊穿。所以這樣的設計能夠保持器件尺（chǐ）寸不變，且MOS結構沒有改變，故不需要重新提取SPICE model。當然這種智能用於non-silicide製程，否則contact你也打不進去implant。 

3）SAB (SAlicide Block)

一般我們為（wéi）了（le）降低MOS的（de）互連電容，我們（men）會（huì）使用silicide/SAlicide製程，但（dàn）是這樣器件如果工作在輸出端，我們的器件負載電阻變低，外界 ESD電壓將會全部加載在LDD和Gate結（jié）構之間很容易擊穿損傷，所以在輸出級的MOS的Silicide/Salicide我們通（tōng）常會用SAB(SAlicide Block)光罩（zhào）擋住RPO，不要形成（chéng）silicide，增加一個photo layer成本增（zēng）加，但是ESD電壓可（kě）以從1kV提高到4kV。

4）串聯（lián）電阻法

這種方法不用增（zēng）加光罩，應（yīng）該是（shì）最省錢的了，原（yuán）理有點類似第（dì）三種(SAB)增加電阻（zǔ）法，我就故意給他串聯一個電阻(比如Rs_NW，或者HiR，等)，這樣也達到了SAB的方法。

2、設計上的ESD

這就完（）全靠設（shè）計者（zhě）的功夫（fū）了，有些公司在設計規則就已經（jīng）提供給客solution了，客戶（hù）隻要照著畫就行了（le），有些沒有的則隻能靠客戶自己的designer了，很多設計規（guī）則都是寫著這個隻是guideline/reference，不是guarantee的（de）。一般都是把Gate/Source/Bulk短接在一起，把Drain結在I/O端承受ESD的浪湧(surge)電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)PMOS稱之為（wéi）GDPMOS (Gate-to-Drain PMOS)。以NMOS為例，原理都是Gate關（guān）閉狀（zhuàng）態，Source/Bulk的PN結本來是短接0偏的，當I/O端有大電壓時，則Drain/Bulk PN結雪崩擊穿，瞬間bulk有大電流與（yǔ）襯底電阻形成壓（yā）差導（dǎo）致Bulk/Source的PN正偏，所以這個MOS的寄生橫向NPN管進入放大區(發射結正偏,集電（diàn）結反（fǎn）偏)，所（suǒ）以呈現特性，起到保護作用。PMOS同理推導。 

這個原理看起來簡（jiǎn）單，但是（shì）設計的精髓(know-how)是什麽？怎麽觸發BJT？怎麽維持？怎麽撐到HBM>2KV or 4KV？

如何觸（chù）發？必須有足夠大的襯底電流，所以後來發展到了現在普遍采用的多指交叉並聯結構(multi-finger)。但是這種（zhǒng）結（jié）構主要技術（shù）問題是基區寬度增加，放大係數減小，所以不容易（yì）開啟。而且隨（suí）著finger數量增多，會導致每個finger之間的均勻開啟變得很困難，這也是ESD設計（jì）的瓶頸所在。 

如果要改變（biàn）這種問題，大（dà）概有兩種（zhǒng）做法(因為（wéi）triger的是電壓，改善電壓（yā）要（yào）麽是電（diàn）阻要麽是電（diàn）流)：1、利用SAB(SAlicide-Block)在I/O的（de）Drain上（shàng）形成一個高阻的non-Silicide區域，使得漏極方塊電阻增大，而使得ESD電流分布更均勻，從而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，類似上麵的接（jiē）觸孔P+ ESD imp)，在N+Drain下麵打一個P+，降低（dī）Drain的（de）雪崩擊穿電壓（yā），更早有比（bǐ）較多（duō）的雪崩擊穿電流(詳（xiáng）見文獻（xiàn）論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。