關於靜電放（fàng）電保護

先來談靜電放電(ESD: Electrostatic Discharge)是什麽？這應該是造成所有電子元器件或集成（chéng）電路係統過度電應力破壞的主要元凶。因為靜電（diàn）通常（cháng）瞬間電壓非常高(>幾千伏)，所以這種損傷是毀滅性和永（）久性的，會造成電路直接燒毀。所以預防靜電損（sǔn）傷是所有IC設計和（hé）製造的頭號（hào）難題。

靜（jìng）電，通常都是人為產（chǎn）生的，如生產、組裝、測試、存放、搬（bān）運等過程（chéng）中都有可能使得靜電累（lèi）積（jī）在人體、儀器或設備中，甚至元器（qì）件本（běn）身也會累積靜電，當人們在不知情的情況下使這些（xiē）帶電的物體接觸（chù）就會形成放電路徑，瞬間使得電子元件或係統遭到靜電放電的損壞(這（zhè）就是為什麽以前修（xiū）電腦都必須要配戴靜電環托在工作桌上，防止人（rén）體的靜電損傷芯片)，如同雲層中儲存的電荷瞬間擊穿雲層產生劇烈（liè）的閃電，會把大地劈（pī）開一樣，而且通常都是在雨天來臨之際，因為空氣濕度大易形成（chéng）導電通到。

那麽，如何防止靜（jìng）電放電損傷呢？首先當然改變壞境（jìng）從源頭減少靜電（diàn）(比如減少摩擦、少（shǎo）穿羊毛類毛（máo）衣、控製空氣溫濕度等)，當然這不（bú）是我（wǒ）們今天討（tǎo）論的重點。

我們今天（tiān）要討論（lùn）的時候如何在電路裏（lǐ）麵（miàn）涉及保護電路，當外界有靜電的時候我們的電子元器件或係統能（néng）夠自我保（bǎo）護避免被靜電損壞(其實就是（shì）安裝一個避雷（léi）針（zhēn）)。這也是（shì）很多IC設計和製造（zào）業者的頭號難題，很多公司有專門設計ESD的團隊，今天我就和大家從（cóng）最基（jī）本的理論講起逐步講解ESD保護的（de）原理及注意點，你（nǐ）會發現前麵講的PN結/二極管、三極管、MOS管、snap-back全都用上了。。。

以前的專題講解PN結二極管理論的（de）時候，就講過二極管有一個特性：正向導通反向截止，而且（qiě）反偏電（diàn）壓繼續增加會發生雪崩擊穿而導通，我們稱之為鉗位二極（jí）管（guǎn）(Clamp)。這正是我們設計靜電保護所需要的理論基礎，我們就是利用這個反向截止特性讓（ràng）這個旁路在正（zhèng）常工作時處於斷開狀態，而外界有靜電的時候這個旁路（lù）二（èr）極管發生（shēng）雪崩擊穿而形成（chéng）旁路通路保護了內部電路或者柵極（jí）(是不是類似家裏水槽有個溢水口，防止水龍頭忘關了導致整個衛生間（jiān）水災)。

那麽問題來了，這個擊穿了這個保護電路（lù）是不是就徹（chè）（）底死了？難道是一次（cì）性（xìng）的？答案當然不是。PN結的擊穿分兩種，分別是（shì）電擊穿和熱擊穿（chuān），電擊穿指的是雪崩擊（jī）穿(低濃度)和齊納擊穿(高濃度)，而這個電擊穿主（zhǔ）要是載流子碰撞電離產生新的電子-空穴對(electron-hole)，所以（yǐ）它是可恢複的（de）。但是熱擊穿是不可恢複的，因為熱量聚集導致矽(Si)被熔融燒毀了。所以我（wǒ）們（men）需要控製在（zài）導通的瞬間控製電流，一般會在保護（hù）二極管再串聯一個高電阻，

另外，大家是不是可以舉一反三理解為什麽ESD的區域是不能form Silicide的？還有給大家一個（gè）理論，ESD通常都（dōu）是（shì）在芯片輸入端的Pad旁邊，不能在芯（xīn）片（piàn）裏麵，因為我們總是（shì）希望外界的靜電需要第一時間泄放（fàng）掉吧，放在裏麵會有（yǒu）延遲的(關注我前麵解（jiě）剖的那個芯片PAD旁邊都有（yǒu）二極管。甚至有放兩級ESD的，達到雙重保護的目的。

在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方（fāng）法（fǎ），根據靜電的產生方式以（yǐ）及對電路的損傷模式（shì）不同通常分為四種測試方式（shì）：人體放電模式(HBM: Human-Body Model)、機器放電模式(Machine Model)、元件充電模式(CDM: Charge-Device Model)、電場感應模式(FIM: Field-Induced Model)，但（dàn）是業（yè）界通常使用前兩種模式來測試(HBM, MM)。

1、人（rén）體（tǐ）放電模式(HBM)：當然就是人（rén）體（tǐ）摩擦產生了電荷突然碰到芯片釋放的電荷導致芯片燒毀擊穿，秋天和別人觸碰經常觸電就是這個原因。業界對HBM的ESD標準也有跡可循(MIL-STD-883C method 3015.7，等效人體電容為100pF，等（děng）效人（rén）體電阻為1.5Kohm)，或者國際電子工業標準(EIA/JESD22-A114-A)也有（yǒu）規定，看你要follow哪一份了。如（rú）果是MIL-STD-883C method 3015.7，它規定小於（yú）<2kV的則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。

2、機器放電模式(MM)：當然就是機器(如robot)移動產生的靜電觸碰芯（xīn）片時（shí）由pin腳釋放，次（cì）標準為EIAJ-IC-121 method 20(或者標準EIA/JESD22-A115-A)，等效機器電阻為（wéi）0 (因為（wéi）金屬)，電（diàn）容（róng）依舊為100pF。由於機器是金（jīn）屬且電阻為0，所以放電時間很短，幾乎是ms或者us之間。但（dàn）是（shì）更重要的問題是（shì），由於等效電阻為0，所以（yǐ）電流很大，所（suǒ）以即使是200V的MM放電也（yě）比2kV的HBM放電的危害大。而且機器本身由於有很多導線（xiàn）互相會產（chǎn）生耦合作用，所以電流會隨時（shí）間變化而幹擾變化。

ESD的測試方法類似FAB裏麵的GOI測試，指（）定pin之後先給他一個ESD電壓（yā），持續一段（duàn）時間後，然後再回來測試電性看看是否損壞，沒問題再去加一個step的ESD電壓再持（chí）續（xù）一（yī）段時間，再測電（diàn）性，如此反複（fù）直（zhí）至擊穿，此時（shí）的擊穿電壓（yā）為ESD擊穿的臨界電壓(ESD failure threshold Voltage)。通常我們都是給（gěi）電路（lù）打三次電壓(3 zaps)，為了降低測試周期，通常起始電壓用標準電壓的70% ESD threshold，每個step可以根據需要自己調整50V或者100V。

另外（wài），因為每個chip的pin腳很多，你是一個個pin測試還是組合pin測試，所以會分為幾（jǐ）種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸出端（duān）)、Analog-pin。

1. I/O pins：就是分別對（duì）input-pin和output-pin做ESD測試，而且電荷有正負（fù）之分，所以有四種組合：input+正電荷（hé）、input+負（fù）電荷、output+正電荷、output+負電荷。測試input時候，則output和其他pin全部浮接(floating)，反之亦然。

2. pin-to-pin測試（shì）: 靜電放電（diàn）發生在pin-to-pin之間形成回（huí）路，但是如果要每每兩個腳測（cè）試組合太多，因（yīn）為任何的（de）I/O給電壓之（zhī）後如果要對整個電路產生影響一定是（shì）先經過VDD/Vss才能對整個電路（lù）供電，所以改（gǎi）良版則用某一（yī）I/O-pin加（jiā）正或負的（de）ESD電壓，其他所（suǒ）有I/O一起接地，但是輸入和輸出（chū）同時浮接(Floating)。

3、Vdd-Vss之間（jiān）靜電放電：隻需要（yào）把Vdd和Vss接起來（lái），所有的I/O全部浮接(floating)，這樣給靜電讓他穿過Vdd與Vss之間。

4、Analog-pin放電測試：因為模擬電路很（hěn）多（duō）差分比對(Differential Pair)或者運算放大器(OP AMP)都是有兩個輸入端的，防止一（yī）個損壞（huài）導致差分比對（duì）或運算失效，所以（yǐ）需要（yào）單獨做ESD測試，當然就是隻針對這兩個pin，其（qí）他pin全部（bù）浮接(floating)。

好了，ESD的原理和測試（shì）部分就講到這裏（lǐ）了，下麵接（jiē）著講Process和設（shè）計上的factor

隨著摩爾（ěr）定律的進一步縮小，器件（jiàn）尺寸越來越（yuè）小（xiǎo），結深越來越淺，GOX越來越薄，所（suǒ）以靜（jìng）電擊穿（chuān）越（yuè）來越容易，而且在Advance製（zhì）程裏麵，Silicide引入也會讓靜電擊穿變得更加尖銳，所以幾乎所有的芯片設（shè）計都要克（kè）服靜電擊穿（chuān）問題。

靜電放電保護可以從FAB端的Process解決，也可以從IC設計端的Layout來（lái）設計，所以你會（huì）看到Prcess有一個ESD的option layer，或者Design rule裏麵有ESD的設計規則可（kě）供客戶選擇等等。當然有些客戶也會自己根據SPICE model的電性（xìng）通過layout來設計（jì）ESD。

1、製程上的ESD：要麽改變PN結，要麽改變PN結（jié）的負載電阻，而改（gǎi）變PN結隻能靠（kào）ESD_IMP了，而改變與PN結的負載電阻，就是用non-silicide或者串聯電阻的方（fāng）法了。

1) Source/Drain的ESD implant：因為（wéi）我們的LDD結構在gate poly兩邊很容易形成兩個淺結（jié），而這個淺結的尖角電場比較集中，而且因為是（shì）淺結，所以它與Gate比較近，所以受Gate的末端電場影（yǐng）響比較大，所以這（zhè）樣的LDD尖角在耐ESD放電（diàn）的能力（lì）是比較差的(<1kV)，所以如（rú）果這樣的Device用在I/O端口，很容造成ESD損傷。所以根據這個理論，我們需要一個單獨的器件沒有（yǒu）LDD，但是需要另外一道ESD implant，打一（yī）個（gè）比較深的N+_S/D，這樣就可以讓那個尖角變圓而且離表麵很遠，所以可以明顯提高ESD擊穿（chuān）能力(>4kV)。但是這樣的話這個額外的MOS的（de）Gate就必須很長防止（zhǐ）穿通(punchthrough)，而且因為器件不一樣了（le），所以需要單獨提取器件的SPICE Model。

2) 接觸孔(contact)的ESD implant：在LDD器件（jiàn）的N+漏極的孔下麵打一個P+的（de）硼，而且深度要超過N+漏極(drain)的深度，這樣就可以讓原來Drain的擊穿電壓降低(8V-->6V)，所以可（kě）以在LDD尖角發生擊穿之前先從（cóng）Drain擊穿導走（zǒu）從（cóng）而保護Drain和Gate的擊穿。所以這樣的設計能夠保持器件尺寸不變，且MOS結構沒有改變，故不需要重（chóng）新提取SPICE model。當然這種智能用於non-silicide製程，否則contact你也（yě）打不進去implant。

3) SAB (SAlicide Block)：一般我（wǒ）們為（wéi）了降低MOS的互（hù）連（lián）電容（róng），我們會使（shǐ）用silicide/SAlicide製程（chéng），但是這樣器件如果工作在輸出端，我們的器（qì）件負載電阻（zǔ）變低，外界ESD電壓將會全部加載在LDD和Gate結（jié）構之間很容易擊穿損傷，所以在輸出級的MOS的Silicide/Salicide我們通常會用SAB(SAlicide Block)光罩擋住RPO，不要（yào）形（xíng）成silicide，增加一個（gè）photo layer成本增（zēng）加，但是ESD電壓可以從1kV提高（gāo）到4kV。

4)串聯電阻法：這種方法不用增（zēng）加光罩（zhào），應該是最省錢（qián）的了，原理有點類似第三種(SAB)增加（jiā）電阻法，我就故意給他串聯一個電（diàn）阻(比如Rs_NW，或者HiR，等（děng）)，這樣也達到了SAB的方法。

2、設計上的ESD：這就完（）全靠設計者的功夫了，有些公司在設計規則就已經提供給客（kè）戶solution了，客戶（hù）隻要照著畫就行了，有些沒有的則隻能靠客戶自己的designer了，很多設計規則都是寫著這個隻是guideline/reference，不是guarantee的。一般（bān）都是把（bǎ）Gate/Source/Bulk短接在一（yī）起，把Drain結在I/O端承受ESD的浪湧(surge)電壓，NMOS稱之（zhī）為GGNMOS (Gate-Grounded NMOS)，PMOS稱之為GDPMOS (Gate-to-Drain PMOS)。

以NMOS為例，原（yuán）理都是（shì）Gate關閉狀態，Source/Bulk的PN結本（běn）來是（shì）短接0偏的（de），當I/O端有大電壓（yā）時，則Drain/Bulk PN結雪崩（bēng）擊穿，瞬（shùn）間bulk有大電流與襯底電阻形成壓差導致Bulk/Source的PN正偏，所以這個MOS的寄生橫（héng）向NPN管進入放大區(發射結正偏,集（jí）電結反偏)，所以呈現Snap-Back特性，起到保護作用（yòng）。PMOS同理（lǐ）推導。

這個原理看起來簡單，但是設計的精髓(know-how)是什麽？怎麽觸發（fā）BJT？怎麽維持Snap-back？怎麽（me）撐到HBM>2KV or 4KV？

如何觸發？必須有足夠大的襯（chèn）底電流，所以後來發展到了現在普遍采用的多指交叉並聯結構(multi-finger)。但是這種（zhǒng）結構（gòu）主要技（jì）術問題是基區寬度增加，放大係數減小，所以Snap-back不（bú）容易開啟。而且隨著finger數量增多，會導（dǎo）致每個finger之間的均勻開（kāi）啟變得很困難，這也是ESD設（shè）計的瓶頸所在。

如果要改變這種問（wèn）題，大概有兩種做法(因為triger的是電壓，改善電壓要麽是電阻要麽是電流)：1、利用（yòng）SAB(SAlicide-Block)在I/O的Drain上形成一個高阻的（de）non-Silicide區域，使得漏極方塊電阻增大，而使（shǐ）得ESD電流（liú）分布更均勻，從而提高泄放能力；2、增加一（yī）道P-ESD (Inner-Pickup imp，類似上麵的接觸孔P+ ESD imp)，在N+Drain下麵打一個P+，降低Drain的雪崩擊（jī）穿電壓，更早有比較多的雪崩擊穿電流(詳見（jiàn）文獻論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。

對於Snap-back的ESD有兩個小小的常識要（yào）跟大家分享一下：

1)NMOS我們通常都能看到比較好的（de）Snap-back特性，但是實際上PMOS很難有snap-back特性，而且PMOS耐ESD的特性普遍比NMOS好，這個道理同HCI效應，主要是（shì）因為NMOS擊穿時候產（chǎn）生的（de）是電子，遷移率很大（dà），所以Isub很大容易（yì）使得Bulk/Source正向導通，但是PMOS就難咯。

2) Trigger電壓/Hold電壓: Trigger電壓當然就是之前將的snap-back的第一個（gè）拐點(Knee-point)，寄生BJT的（de）擊穿電壓，而且要介於BVCEO與BVCBO之間。而Hold電壓就（jiù）是要維（wéi）持Snap-back持續ON，但是又不能（néng）進入柵鎖(Latch-up)狀態，否則（zé）就進（jìn）入二次擊穿(熱擊穿)而損壞了（le）。還有個概念就是二次擊穿電流，就是進入Latch-up之後I^2*R熱量驟增導（dǎo）致矽（guī）融化了，而這個就是要限流，可以通過（guò）控製W/L，或（huò）者增加一個限流高阻，最簡（）單最常（）用的方法是拉大Drain的距離/拉大（dà）SAB的距離(ESD rule的普遍做法)。

3、柵極耦合(Gate-Couple) ESD技術：我們剛剛講過，Multi-finger的ESD設計的瓶頸是開啟（qǐ）的均勻（yún）性，假設有10隻finger，而在（zài）ESD 放電發生時，這10 支（zhī）finger 並不一定會同時（shí）導通（tōng）(一（yī）般是因Breakdown 而導通)，常見到隻有2-3 支finger會先導通，這是因布局（jú）上無法（fǎ）使每finger的相對位置及拉線方向完（）全（quán）相同所（suǒ）致，這2~3 支finger 一導通，ESD電（diàn）流便集中流向這2~3支的finger，而（ér）其它的finger 仍是保持（chí）關閉（bì）的，所以其ESD 防護能力等效於（yú）隻（zhī）有2~3 支finger的防護（hù）能（néng）力，而非10 支finger 的防護能力。

這也就是為何組件尺寸已經做得很大，但ESD 防護能力並未如預期（qī）般地上升的主要原因，增打（dǎ）麵積未能預期帶來ESD增強，怎麽辦？其實很簡單，就是要降低Vt1(Trigger電壓)，我們（men）通過柵極增加電壓的方式（shì），讓襯底先開啟代替擊穿而提前導（dǎo）通產生（shēng）襯底電流（liú），這時候就能夠（gòu）讓其他finger也一起開啟進入導通狀態，讓（ràng）每個finger都來承受ESD電流，真正發揮大麵積的ESD作用。

但是（shì）這種GCNMOS的ESD設計有個（gè）缺點是溝道開啟了產生了電（diàn）流容易造成柵氧擊穿，所以他不見的是一種很好（hǎo）的ESD設計方案，而且有源區（qū）越小則柵壓的影響越大，而有源區越大則snap-back越難開啟，所以（yǐ）很難把握。

4、還有（yǒu）一種複雜的ESD保護（hù）電路: 可控矽晶閘管(SCR: Silicon Controlled Rectifier)，它就是我們之前講過的CMOS寄生的PNPN結構觸發產生Snap-Back並且Latch-up，通過ON/OFF實現對電路（lù）的保護，大家可以回（huí）顧一下，隻要把上一篇裏麵（miàn）那些抑製LATCH-up的factor想法讓其發生就可以了，不過隻能適用於Layout，不（bú）能適（shì）用於Process，否（fǒu）則Latch-up又要fail了。