靜電原理及整改建議

一：靜電放電

具有不同靜電電位的物體相互（hù）靠近或直接接觸引起的電（diàn）荷轉移。（見GB/T 4365-2003）

二：ESD抗擾度測試實質

從ESD測試配置可以看出，在進行ESD測試時（shí），需要將靜電槍（qiāng）的接地線接至參考接地板（參考接地（dì）板接安全地），EUT放置於參考接地板之上（通過台麵或0.1m高的支架），靜電放電槍頭指向EUT中各種可能（néng）會被（bèi）手觸摸到的部位（wèi）或水平耦合（hé）板和垂直耦合板（bǎn），就決定了ESD測試時一（yī）種以共模（mó）為主的抗擾度測試，因為ESD最終總要流向（xiàng）參考接地（dì）板。

ESD幹擾原理也可以從兩方麵來講。首先（xiān），當靜電放電現象（xiàng）發生在EUT中被測部位時（shí），伴（bàn）隨著ESD放電電流也將產生，分析這些ESD放電電流（liú）波形的上升沿時間會在（zài）1ns以下，這意味（wèi）著ESD是一種高頻現象（xiàng）。ESD 電流路徑（jìng）與大小不但由EUT內部實際連接關（guān）係（xì）（這部分連接主要在電路原理圖中體現（xiàn））決定（dìng），而且（qiě）還會受（shòu）這種分布參數（shù）的影響。

事實上，在施加靜電的過程中，會產生多種電容，比如放電點與內部電路之間的（de）寄生（shēng）電容、電纜與參考接地板之間的電容、和EUT殼體與參考接地（dì）板之間的電容等等。這些電容的大小都會（huì）影響各條路徑上的ESD電流大小。設想一下，如果有（yǒu）一條ESD電流路徑包含了產品內部工作電路，那麽該產品在進行ESD測試時受ESD的影響就會（huì）很大；反之則更容易通過ESD測試。可見，如果產品的設計能夠避免ESD共模電（diàn）流流過產品內（nèi）部電路，那麽（me）這個產品的抗ESD幹擾（rǎo）的設計是成功的，ESD抗擾度測試實質上包含了一個瞬態共模電流（ESD電流）流過產品。

三：靜電放電可能產（chǎn）生的損壞和故障

①穿透元器（qì）件內部薄的絕緣（yuán）層，損毀MOSFET和CMOS的元器件柵極；

②CMOS器（qì）件中的觸發器（qì）鎖死；

③短路反偏的PN結；

④短路正向偏置的PN結；

⑤熔化有源（yuán）器件（jiàn）內部的焊接線或（huò）鋁線。

四：防護建（jiàn）議

（1）PCB周圍的做一圈環地作為電源地（如下圖所示），其它走線（xiàn）在（zài）內（nèi）側。

（2）數字地和電源地進行隔離處理（加10nF電容）。

（3）地盡量完整（zhěng），如果條件允許的話（huà），主（zhǔ）芯片的地盡量不要分割，接地導體的電連續性設計對提高係統的抗ESD能力極為重要。

（4）對於PCB上（shàng）的金屬體，一定要直接或間接地接到地平麵上，不要（yào）懸空。另外，對於（yú）較敏感的電路或芯片，在布局時盡量遠離ESD放電點。

（5） 針對比較敏感的電路或芯片，在信號線上加瞬態抑製保護器件進行保護，可以先預留保護器件的位置。

①：USB口（兩根信（xìn）號線和一根（gēn）電源線一根地線）

防護方案：

封裝SOT-143，電壓5V。

②：DC 5V電源口

正對地加雙向保護器件（電壓6V，封裝SOD-214AA，功（gōng）率720W）

③：複位芯片：複位（wèi）信號對地加超低（dī）容值ESD（電壓5V，容值小於1pF，封裝0402），上拉3.3V對地加（jiā）低容值ESD（電壓5V，容值10pF，封裝0402）。

④：Flash芯（xīn）片（piàn）：1、2、3、5、6、7腳對地加超低容值ESD（電壓5V，容值小於1pF，封裝0402），8腳（電源腳）對地加低容值ESD（電（diàn）壓5V，容值10pF，封裝0402）

⑤：觸摸IC：9、10、17、18腳對地加超低容值ESD（電壓5V，容值小於1pF，封裝0402）

⑥：旋鈕：信號口對地加低容值ESD（電（diàn）壓5V，容（róng）值10pF，封裝0402）

⑦：顯示部分：信號口對地留ESD位置（電壓5V，容值10pF，封裝0402）

⑧：溫度采（cǎi）集IC：信號口對地加超（chāo）低容值ESD（電壓5V，容值（zhí）小於1pF，封裝0402）