電快（kuài）速瞬變脈衝群(EFT)抑製方法

一、電快速瞬變脈衝（chōng）群特點

電快速瞬變脈衝群EFT是電氣和機電（diàn）設備中（zhōng）常見的一種瞬（shùn）態幹擾，是由繼電（diàn）器、接觸器、電動（dòng）機、變壓器（qì）等（děng）電感器件產生的,是時間很短（duǎn）但幅度（dù）很大的電磁幹擾，是一連串的脈衝，可以在電路輸入端產生（shēng）累計效應，使幹擾電平的幅（fú）度最終超過電路的噪聲門限，對電路形成幹（gàn）擾。

電快速瞬（shùn）變（biàn）脈衝群由大量脈衝組成，具有如下特點：

1) 幅值在100V至數千伏；

2) 脈衝頻率在（zài）1kHz至1MHz；

3) 單個脈衝的上（shàng）升沿在納秒級，脈衝（chōng）持續時（shí）間在幾十納秒至數毫秒；

4) EFT所形成的（de）騷（sāo）擾信號頻譜分補非常寬，數字（zì）電路對它比較敏（mǐn）感，易受到幹擾。

二、電快速（sù）瞬變（biàn）脈衝群常見抑製方法

1) 減小PCB接地線公共阻抗：增加PCB接地導線的麵積，減（jiǎn）小電感量成分；

2) 加接EFT電感瞬態幹擾（rǎo）抑製網絡：在電感元件上並接壓敏電阻、阻容電路、二極管、TVS管、背靠連（lián）接的穩壓二極管等；

3) 電源或信號幹擾源輸入口，使用濾波器或吸收器等濾波元器件，選（xuǎn）用磁珠的內徑越小、外（wài）徑越大、長度越長越好；

4) 電子元器件選擇時，選用性能可靠的關（guān）鍵器件；最好做過芯片級的電磁兼容仿真試驗，質量可靠（kào）的元器件選用可提升對電快速瞬變（biàn）脈衝信號的抑製能力；

4) PCB布局（jú）時，將幹擾源遠離（lí）敏感電路；

5) PCB布線時注意線纜的隔離，強弱（ruò）電的布線隔離、信號線與功率線的隔離，各類走線要盡量（liàng）短，

6) 正確使（shǐ）用（yòng）接地技術，減（jiǎn）小環路麵積；

7) 安（ān）裝瞬態（tài）幹擾吸收器；

8) 軟件設計時，考慮避免幹擾對係統的影響，軟件（jiàn）上應正確檢測和處理告警信息，及時（shí）恢（huī）複產品的狀態；

9) I/O信號進出由*隔離的變壓器或光（guāng）耦連接（jiē），更好的實現隔離；

10) 使用高阻抗（kàng）的共模或差模電感（gǎn）濾波器

11) 使用鐵氧體磁環；

12) 在PCB層（céng）電源輸入位置要做好濾波，通常采用的是（shì）大小電容組合，根據（jù）實際情況可以酌情（qíng）再添加一級磁珠（zhū）來濾除高頻信號；13) 組裝生產環節中應嚴把質量關，做好生產工藝流程（chéng）控製，盡量保（bǎo）證產品質量的一致性，減少因個別產（chǎn）品質量問題帶來的測（cè）試不合格現象；

1、電源（yuán）電（diàn）路抗幹擾設計

1) 變壓器及（jí）穩壓（yā）模塊應就近安裝在交流電源進入係統的地方；

2) 強電（diàn）輸（shū）送線絕不能在係統內亂布；

3) 電源供電線應盡量（liàng）短，板間連接（jiē）線（xiàn）使用雙絞線；

4) 交流輸（shū）入、功（gōng）率繼電器（qì）、電源濾波器、電源變壓器等幹擾源電路應與係統穩壓後的（de）5V、3.3V等布線嚴格分開並（bìng）進行有效隔離；

5) 穩壓電源輸出並接（jiē）電解電容及0.01uF左右陶瓷電容和二極管；

2、PCB布局抗幹擾設計

1) 主控部分和外（wài）圍設備按各自體係要有明顯界（jiè）限，不（bú）能混裝，即使係統隻有一塊印（yìn）製板（bǎn），也要分模塊（kuài）設計，模塊間做好隔離；

2) 大功率低速電路、模擬電路（lù）和數字電路應分開布局，大功率器件應與小信號電路分開，如功率繼電器要與（yǔ）主控模塊及弱點驅動模塊隔離，使相（xiàng）互間的信號（hào）耦合最小；

3) 各部件之間引線要盡量短，噪聲敏（mǐn）感器件盡量縮（suō）短連接的信號線；

4) 發熱量大的器件如電源（yuán）芯片、單片機、RAM等（děng）應盡量安（ān）排在不影響敏感電路的地方及通風冷卻較好的地方，電路板豎直放置時（shí），發熱量（liàng）大的（de）器件應放置在最上邊。

5) 晶振（zhèn）與CPU時鍾輸入端，要相互靠近；

6) 易產生噪聲的器件（jiàn）、小（xiǎo）電流電路、大電流（liú）電路等應盡量遠離邏輯電路，如果（guǒ）有可能（néng），應分開做印製電路板；

7) 盡可能縮（suō）短高（gāo）頻元器件之間的連線，設法減少它們的分（fèn）布參數和相互間的電磁幹擾；易受（shòu）幹（gàn）擾的（de）元（yuán）器件不能相互靠得（dé）太近，輸（shū）入和輸出元器件應盡量遠離；

8) 按功能模塊對電路板進行（háng）分區，把有幹擾的電源、接地層（céng）和其（qí）它功能區與無幹擾的或靜態的區域分開；每個功能模塊（kuài）分（fèn）區元器件放置應相（xiàng）互靠（kào）近，布線長度最短；

9) DC/DC模塊、開（kāi）關元（yuán）器件和整流器應盡（jìn）可能靠（kào）近（jìn）變壓器放置；

10) 電磁幹擾濾波器要盡可能（néng）靠近電磁幹擾源，並放（fàng）在同一塊電路板上；

11) 調（diào）壓元器件和濾波電容器（qì）應盡（jìn）可（kě）能靠近整流（liú）二極管放置；

12) 印製電路板按頻率和電流開關特性分區（qū），噪聲元（yuán）器件和非噪聲元器件距離盡量遠；

13) 對噪聲敏感的布線不要與大電流和高（gāo）速（sù）開關線平行；

14) 連接（jiē）器、接插件應（yīng）布置在電路板一（yī）側，盡量避免從兩側（cè）引出（chū）電纜，減少共模（mó）輻射；

3、PCB布線抗幹擾設計

1) 電路板的層數根據係統電源網絡、強弱信號網絡等因素來確定（dìng）；在電路板層數允許的情況下，可設置獨立（lì）的電源層和（hé）地層；

2) 數字電路和模（mó）擬電（diàn）路要分開接地；數字電路的地可構成閉環以提高抗幹擾性能，地平麵一般做接地處理，並（bìng）作為基本電平參考點（diǎn），地平麵屏蔽效果優於電源平麵。

3) 元（yuán）器件布局（jú）後，先（xiān）布地線（xiàn）、電源線、然後布高速信號線；數字電路地線采用網格結構

4) 電源線應盡量靠（kào）近地線，減小差（chà）模輻（fú）射（shè）的環（huán）路麵積，有利（lì）於減小電（diàn）路間幹擾；

5) 時鍾線與信（xìn）號（hào）線之間用地（dì）線隔離，關鍵信（xìn）號線之間用地線隔（gé）離，減小環路麵積，可有效地抑製相鄰新號線路之間的耦合；

6) 避免印製電（diàn）路板導線的不連（lián）續性，布（bù）線寬度不要突變，防止導線阻抗突（tū）變引發（fā）信號（hào）反射和駐波，布線不要突然拐角（jiǎo），避免直（zhí）角和銳角布線；

7) 電源線和地線要盡量寬、短、直，以減小阻抗；

8) 時（shí）鍾信號發生器電路應盡量靠近使（shǐ）用時（shí）鍾的器件，時鍾線要盡量短，晶振外殼要接地，石英（yīng）晶體及對噪聲敏感器件下麵不要走線，用地線把時鍾區圈起來；

9) 電源（yuán）線和地線（xiàn）加接去（qù）耦電容，盡量加寬電源導線（xiàn）寬度，采用大麵積接地；電源輸入端跨接100uF左右的電（diàn）解電容，每個IC處（chù）布置一個0.01uF的瓷片電（diàn）容。去耦電容值的選區可按（àn）C=1/f計算，及10MHz取0.1uF，單片機係統一般取0.01uF—0.1uF；

10) 印（yìn）製板中的接觸器、繼電器、按（àn）鈕等元器件，操作時易產生火（huǒ）花（huā）放電，采用RC回路來吸收放電電（diàn）流，一般R取值1—2K，C取（qǔ）值2.2—4.7uF；

11) 單片機等芯片CMOS電路輸（shū）入阻抗很高，且易受靜電感應，對不用的端口通過電（diàn）阻接地或接正電源；

12) 高速信號布線的過孔孔徑盡量小，高速並行線每根信號線的過孔數盡量保持相同；

13) 避免有過（guò）長的平行信號線，頂層和底層的布線相互垂直；

14) 數字地（dì）與（yǔ）模擬地要*分開，單點（diǎn）共地；

15) 光耦隔離處（chù）把原、副*隔（gé）離開（kāi）；

16) 變壓器、開關電源，高頻器件下麵盡量不要（yào）走線